华为公布Tau扩展定律V2细节，LogicFolding指向2030年昇腾AI芯片新路径

距5月首次提出Tau（τ）扩展定律仅两个月，华为于7月3日进一步公开了该理论的更新版本细节，包括更具体的实现方案及性能关联数据。这份题为《多级电子系统时间缩放理论（Tau Scaling Law）V2》的论文，核心亮点在于引入了一种名为LogicFolding的创新架构路径，旨在绕过传统晶体管尺寸微缩的物理极限，为未来AI芯片拓展新的性能增长极。

论文显示，LogicFolding将三维芯片堆叠技术与精细化的时序调度相结合，在逻辑单元层面实现"折叠"式复用，可让同等制程节点下的计算密度提升数倍，并大幅度优化能效比。华为在论文中披露了部分仿真与原型验证数据，指出在典型AI推理与训练负载下，基于该架构的芯片理论上可达到当前主流Ascend 910B方案的3至5倍有效算力，同时功耗增幅控制在可接受范围内。

根据论文中给出的技术路线图，华为计划在2028年前完成LogicFolding核心电路模块的硅验证，并在2030年左右将该技术导入商业化Ascend AI处理器，对标届时国际一线AI训练芯片的性能水位。业内分析师认为，若该路径如期落地，华为或能以非先进制程的方式维持AI芯片竞争力的持续迭代，这一思路与当前Chiplet、先进封装等技术潮流形成互补。

不过，论文也坦承LogicFolding在时序收敛、热密度管理及良率控制方面仍面临工程挑战，后续将通过改进设计方法学和制造工艺予以解决。华为轮值董事长在同期内部讲话中表示，Tau扩展定律及其派生技术是公司面向后摩尔时代的重要储备，将确保昇腾生态在2030年代保持领先。