高通Dragonfly会走向CPO吗？HotI 2026透露2028年形态

2026年3月，高通（Qualcomm）推出了面向AI数据中心的“Dragonfly C1000 CPU”与“Dragonfly AI250/AI300 AI加速器”。其中，AI250早在去年10月就已经公布名称，此次更新进一步明确将搭载第一代HBC（High Bandwidth Compute）。在今年的Hot Interconnects（HotI）大会上，高通发表了题为“Scaling AI with Chiplets & CPO”的演讲，显示其2028年产品很可能引入源自Alphawave Semi的CPO（Co-Packaged Optics）封装技术。

Dragonfly系列基础：C1000与AI250/AI300

Dragonfly C1000

Dragonfly C1000是一款拥有超过250个核心的Arm CPU，采用高通于2021年收购的Nuvia所开发的Oryon核心。目前Oryon已经来到第三代：第一代搭载于Snapdragon X Elite，第二代用于Snapdragon 8 Elite，第三代用于Snapdragon X2 Elite；C1000所用的或是第三代，也可能是下一代第四代。

C1000的核心数在250以上，采用chiplet结构，具体由多少个chiplet组成尚未公布。其内存子系统以低功耗、低延迟和大带宽为卖点，业界推测可能基于SOCAMM2；同时可选配HBC。I/O方面，C1000支持PCIe Gen 7 + CXL，可用带宽超过2TB/s。产品预计2028年出货。

需要说明的是，官方提供的C1000图片可能只是示意图，与最终产品无关。

此外，虽然官方并未公布，但NVIDIA于2025年5月18日发布NVLink Fusion时，高通曾以合作伙伴身份亮相。高通CEO Cristiano Amon当时表示：“Qualcomm Technologies' advanced custom CPU technology with NVIDIA's full-stack AI platform brings powerful, efficient intelligence to data center infrastructure”（高通的先进定制CPU技术与NVIDIA全栈AI平台结合，为数据中心基础设施带来强大而高效的智能）。由此推断，C1000有可能支持NVLink Fusion，但目前不清楚是所有SKU均支持，还是存在专门的NVLink Fusion版本。

Dragonfly A250与A300

Dragonfly A250被定位为A200的高性能版本。A200即将开始出货，而A250预计可在与A200相同的机架配置下使用。

在去年10月的发布公告中，高通称：“The Qualcomm AI250 solution will debut with an innovative memory architecture based on near-memory computing, providing a generational leap in efficiency and performance for AI inference workloads by delivering greater than 10x higher effective memory bandwidth and much lower power consumption.”（高通AI250解决方案将首次采用基于近存计算的创新内存架构，通过提供10倍以上的有效内存带宽和大幅降低的功耗，为AI推理负载带来效率与性能的代际飞跃。）

不过，这个“10倍”从上下文看恐怕并非相对于A200，而是相对于竞品（很可能是NVIDIA的GPU，甚至不是Rubin，而是Blackwell或Hopper）。A250的具体计算性能至今未公开，只知道单卡搭载768GB LPDDR；机架功耗为140kW，在当前行业背景下算是比较稳妥的。A250与A200最大的区别可能是HBC，另外制造工艺也可能不同。

A300目前已知信息只有“搭载第二代HBC”，其余都还不明确。

HBC（High Bandwidth Compute）是什么

所谓“创新内存架构”指的就是HBC。它是一种在计算die上堆叠LPDDR5x的NMC（Near-Memory Computing，近存计算）方案，用来加速“运算频繁、内存访问频繁但运算本身简单”的处理，例如卷积，性质上更接近Tensor Engine的用途。借助HBC，A250和C1000都可在本地完成一定程度的实用推理任务。至于计算die内部结构以及LPDDR5x具体的堆叠方式，目前都还没有公开。

Dragonfly系列光互连产品

除了上述计算产品，Dragonfly系列还包括光收发器用O100（100G PAM4 Optical DSP）、CU200（200G PAM4 Optical/Electrical DSP）、CO400（400G 16QAM Coherent-lite optical DSP），以及面向AEC（Active Electrical Cable，主动式电缆）的CU100（100G PAM4）产品。

HotI 2026：Chiplet与CPO的技术路线

演讲背景

在今年的高性能互连国际会议Hot Interconnects（HotI）的第二天Platinum Sponsor Talk上，高通做了“Scaling AI with Chiplets & CPO”的演讲。由于是赞助演讲，只有10分钟，技术细节不算多。演讲者David Kulansky现任高通产品管理总监，此前（2025年12月之前）在Alphawave Semi担任解决方案工程总监；高通收购Alphawave Semi后，他转入高通，职责正是把Alphawave Semi的资源映射到高通的产品线中。

现状与挑战

开场幻灯片回顾了当前趋势：无论Scale-up还是Scale-out，数据速率和规模都在急剧提升，下一代机架内布线也开始显现光化趋势。当前Scale-up的铜缆连接不再基于线缆，而是通过基板完成，例如Oberon Rack的NVSpine、Helios的Cable Box等；但这类铜线方案已经接近速度极限。

在Scale-out网络中使用相干光通信（Coherent）可能显得有些过头，但微软已经有在数据中心内部布线采用400ZR的实例，所以也不能断言不会出现。至于光通信的现状，目前TSMC的COUPE方案也是放置在封装侧，而不是中介层（这并非高通产品，而是行业一般情况）。

高通预判，下一代chiplet将走向3D化：缓存与Fabric变成一个die，上面再堆叠另一个die。由于整个封装太大，不再使用大面积中介层，而是用桥接方式互连，这应是合理的推测。对于Compute SoC，未来HBM与DDR并存的情况会增加，但内存容量是否足够仍是个问题；也有观点认为更合理的布局是横向排6个内存控制器+HBM模块，纵向排4个I/O模块——毕竟2×3的排列方式确实比较少见，但这里只是示例，不必深究。

一个根本疑问是：Switch Engine真的能chiplet化吗？从技术上说，可以用6个144端口交换机的方案，把12个端口用作内部互连，剩下128×6=768个端口对外，但这在延迟上恐怕难以接受。

IPI：封装内电感方案

高通提出的解题思路之一，是在chiplet中广泛运用IPI（In-Package Inductor，封装内电感）。这种技术明显源自Alphawave Semi。简单把电感堆进封装只会让设计复杂化；如果正确使用，它可以改善SNR并降低抖动，但需要大规模且精确的电磁场仿真。因此高通的结论是“偏好使用在特定工艺中已经过预验证的SerDes”（Preference for SerDes pre-validated in a particular process）。换句话说，直接选用在特定工艺节点上验证过的IPI集成SerDes IP无疑是最明智的。这一点同时适用于电信号和光信号——因为光模块（无论是CPO还是收发器）同样需要SerDes来连接。高通或者说Alphawave Semi，已经拥有此类预验证SerDes IP。

CPO：从可插拔光模块到共封装光学

光互连方面，过去一直采用可插拔收发器模块（Pluggable Transceiver），其中有些使用分立元件；第一阶段用硅光子替代模块部分内容的方案已经进入量产。激光器数量虽然减少了，但单个功耗降低有限，只能算是数量减少带来的收益。

但根本问题仍然存在：ASIC与收发器之间的高速铜线互联，以及收发器中DSP和激光源的高功耗，都没有得到真正解决。因此转向CPO是合理的动机。CPO也有多种方案，光引擎放在哪里，决定了是否需要retimer（重定时器）。TSMC的COUPE大体相当于“中间位置”的方案。从纯效率看，将光引擎集成到封装内（最下方方案）无疑最好，但效率不能作为唯一判断标准。不过，一旦需要更高带宽或更好能效（带宽/功耗比），设计就会向这种封装内光引擎的构图靠拢；接下来要解决的就是如何提高带宽的问题。Beachfront（芯片边缘）的长度是有限的，因此Logic与Optical I/O之间的带宽最终决定了CPO的总带宽。光学速率也不是无限的，200Gbps/λ（112GT/sec PAM4）附近是一个瓶颈，再往上会很困难；因此业界正在探索DWDM或Coherent/Coherent-Lite等方向。

CPO设计的难度也极高。以接收侧为例（发送侧类似），需要协同设计的参数极多，优化非常耗时。高通展示的解决手段之一是T-Coil优化技术：通过Layout Generator生成电路，进行S参数估计和仿真，反复迭代直到满足目标；并且按后续说明，该流程已经用ML Model实现。这项技术来自多伦多大学集成系统实验室（ISL）Zonghao Li博士（现在任职于Synopsys）等人对ESD电路的研究，结构非常简单，适合放进封装，剩余就是微调参数；论文中的试制使用22nm FD-SOI工艺。包含该技术的优化方法已于2023年发表，论文作者是多伦多大学的Bahaa Radi博士，Zonghao Li博士亦为共同作者；这一方法相当于在Li博士研究基础上对AFE（模拟前端）整体进行仿真。研究显示，不借助DSP也能在一定程度实现阻抗匹配，但加入DSP可以进一步改善性能。

当然，现在全面转向CPO是否明智，也需要权衡。CPO可以提升性能，功耗也可能降低，但ASIC设计难度会上升，维护也更困难。另外，在Scale-up网络中很少会遇到那种需要切换多种通信方式的情况，而CPO在原理上无法切换（很可能会直接变成更换ASIC），这也是让人难以决断的一点。

2028年Dragonfly的CPO可能性

回到Dragonfly本身。上述内容虽然有理有据，但如果是普通的论文发表，恐怕不会特地选择赞助演讲（Sponsor Session）来展示。更重要的是，所有幻灯片都带有Dragonfly logo，因此这不是单纯的技术报告，而是为了自家产品采用及对外提供Connectivity IP（原本Alphawave Semi的核心业务）所做的特性宣传。

Alphawave Semi手上的IP，几乎可以确定会整合进Dragonfly系列。目前Dragonfly系列将如何构建Scale-up网络尚未明确，尤其是2028年C1000和A300推出时的配置。高通本身没有交换机芯片，因此包括交换机在内的整体组网方式需要在未来持续关注。不过至少从演讲摘要看：在45dB损耗范围内仍可依靠铜线，这意味着第一代Scale-up网络可能仍以铜线为基础；再往前一步，向光互连迁移的准备已经就绪，这或许是面向第二代Scale-up的方案。

因此，已经进行过演示的A200和预计明年推出的A250暂且不论，预计在2028年左右出货的C1000、A300等产品，采用源自Alphawave Semi的CPO封装技术的可能性相当高。同时，Alphawave Semi也可能继续以IP供应商的身份，把这些技术出售给其他厂商。