半导体量测迈向3D：FinFET、EUV与高NA挑战

半导体新闻摘要

• 随着FinFET问世，量测对象从平面扩展到立体，3D量测的重要性日益增加。
• 为应对多重图形化，引入用于表示图形边缘偏移的EPE指标。
• EUV特有的随机缺陷，可通过光学检测与电子束检测的组合来检出。

FinFET开启3D量测时代

第三个转折点是22nm世代采用的FinFET（鳍式场效应晶体管）。

FinFET将连接源极和漏极的沟道做成三维鳍形结构，并由栅极从三个方向包围。这种可从沟道三个方向进行控制的多栅极结构，旨在降低随栅极长度缩短而持续导致晶体管性能下降的短沟道效应，并在22nm工艺节点被引入。

随着FinFET的导入，量测对象不再只是平面尺寸，还需要测量鳍的高度、宽度、侧壁形状等，从而由2D扩展到3D。光散射量测（散射测量，scatterometry）也被用于3D结构量测；此外，将光学尺寸测量与CD-SEM（关键尺寸扫描电子显微镜）等多种量测技术组合起来的混合量测研究也取得进展。

同一时期，由于EUV（极紫外）曝光技术的量产导入延迟，以延长193nm浸没式曝光寿命为目的的双重图形化和多重图形化被采用。

将一个电路图形分割到多个掩模上形成，虽然可以实现微细化，但必须以高精度对准各曝光、加工工序所形成的图形位置。

imec等引入了表示已形成图形边缘相对设计位置偏移程度的“Edge Placement Error（EPE：边缘放置误差）”指标。

要获得EPE，不仅需要测量线宽和套刻，还需要测量由多个加工工序产生的尺寸分布。CD-SEM也需要用于判别不同工序形成的多个图形的新算法。

EUV带来的随机缺陷

2019年，数值孔径（NA）0.33的EUV曝光技术首次被导入7nm工艺世代逻辑半导体的量产。

EUV使用波长13.5nm的光，能够形成比193nm浸没式曝光更精细的图形。另一方面，由于到达晶圆的光子数较少，所形成的图形会产生随机性波动。

这种随机性影响带来了两个课题：图形侧面和顶面的粗糙度，以及局部发生的缺陷。

EUV照射中光子数减少会引发线粗糙度增加等随机效应（来源：imec）。

针对图形侧面粗糙度，业界开发了去除电子显微镜自身产生的噪声、并估算源自实际图形形状的粗糙度的CD-SEM量测。顶面粗糙度评价则利用了原子力显微镜。

EUV特有缺陷包括线随机断裂、相邻线连接、接触孔闭合等不良。

这些缺陷尺寸小至10nm以下，却会在整个晶圆上以低频率发生，因此仅靠一种量测技术难以高效检出。

光学检测能够高速检查晶圆的大范围区域，但微小缺陷检出能力有限。电子束检测能够检出微小缺陷，但检查整个晶圆需要时间。

因此，业界采用光学检测缩小异常位置，再用电子束详细确认等多技术组合来检测EUV缺陷，并把握不产生缺陷的曝光、加工条件范围。

高NA EUV与CFET带来新量测课题

半导体行业目前仍将数值孔径（NA）0.33的EUV用于3nm工艺和2nm工艺世代中被称为关键层的重要电路层。

今后，通过将数值孔径提高到0.55的高NA EUV导入sub-2nm世代，有望在提高分辨率的同时减少多重图形化，简化制造工序。

由于直线以及包含曲线的图形、沿不同方向配置的结构也会增加，量测、检测设备需要具备高横向分辨率、识别复杂形状的能力，以及从大范围中发现微小缺陷的能力。

在晶体管结构方面，继GAA（全环绕栅极）纳米片之后，将n型和p型晶体管垂直堆叠的CFET（互补场效应晶体管）可能在0.7nm（A7）工艺世代以后导入。

存储器方面，除3D NAND之外，DRAM的3D化也在探讨之中，这会伴随其他课题。此外，背面供电、CFET下层器件的背面接触、芯片到晶圆（die-to-wafer）和晶圆到晶圆（wafer-to-wafer）混合键合等利用晶圆表面以外结构的机会也会增加，需要针对各自课题进行应对。

（未完待续）

本文是对imec在“SPIE Advanced Lithography and Patterning Conference（SPIE光刻与图形化会议）”的分会议“2026 Metrology, Inspection and Process Control conference（量测、检测和工艺控制会议）”创立40周年纪念活动上的主题演讲内容进行总结，并以“Four decades of in-fab metrology and inspection: pivotal milestones, and the road ahead”为题刊登的文章进行翻译、改编而成。

作者介绍

Anne-Laure Charley（安妮-洛尔·夏尔利）：imec研发量测经理。在法国INPG获得半导体物理学博士学位。职业生涯初期作为光刻研发工程师活跃，后于2008年加入imec，从事先进图形化应用量测技术研究。目前作为imec研发经理，统管先进半导体技术的量测与检测。她致力于开发下一代量测、检测解决方案，以实现先进逻辑、存储器、图形化和封装领域的未来突破。其团队使命是利用imec独有的全球产业合作伙伴协作生态系统和世界级研究基础设施，预判行业需求并加速创新。

Philippe Leray（菲利普·勒雷）：imec研发副总裁，负责先进图形化开发。在法国萨克莱大学获得等离子体物理学博士学位。2001年加入imec，至2018年5月担任imec量测组长，之后出任先进图形化部门总监，并于2025年就任负责Angstrom Patterning Development的研发副总裁。该部门由150名工程师组成，统管imec面向先进节点（CFET、高NA、背面图形化、3D DRAM等）的先进光刻、成像、材料、OPC（光学邻近效应修正）、在线量测、检测开发。加入imec后最初12年，他负责套刻技术（包括基于衍射的套刻DBO和多层靶标）评估，还开发了面向imec工艺（CMP（化学机械抛光）后的鳍、栅极、BEOL（后段制程））的散射测量模型。迄今为止已贡献100多篇论文。