华为黄宇：Tau缩放定律最大挑战在EDA工具

在10月15日举行的2026湾区芯片博览会上，华为半导体EDA首席科学家黄宇（Huang Yu）表示，华为提出的Tau（τ）缩放定律（Tau Scaling Law）面临的最大挑战来自电子设计自动化（EDA）工具。据媒体报道，黄宇在会上介绍了该定律的四个层级。

第一层是器件层，重点在于优化晶体管结构与互连，从源头降低器件时间常数。第二层是链路层，黄宇称这是华为创新力度最大的领域。第三层是芯片层，通过软硬件协同设计支持新架构。第四层是系统层，涵盖超级节点、机架级互连等技术，这些技术需要更优的通信协议和更高的速度。

“Tau（τ）缩放定律最大的挑战在于EDA工具。”黄宇表示，制程工艺、工程实现和系统设计同样带来挑战。

Tau（τ）缩放定律从理论走向商用

华为于2026年5月25日在IEEE国际电路与系统研讨会（ISCAS 2026）上正式提出Tau（τ）缩放定律。该定律由华为半导体业务总裁何庭波提出，旨在为半导体产业发展提供新路径。

这一定律试图解决摩尔定律的局限。随着器件逼近物理极限、制造成本上升，摩尔定律长期依赖晶体管微缩来提升性能。Tau（τ）缩放定律提出以“时间缩放”替代几何缩放，重点降低电子系统中的信号传播与处理延迟。

同期，何庭波在中国科学院预印本平台ChinaXiv上发表论文《多层电子系统的时间缩放理论》（A Time Scaling Theory for Multi-Layer Electronic Systems），详细阐述了初始理论框架。

7月，华为发布该论文第二版，补充工程实现细节、实测定量数据和产品开发路线图，并提出“齿轮比”（gear ratio）等关键工程概念，使理论框架更加完整。

10月，华为推出Mate 90系列，全系搭载基于LogicFolding技术的麒麟9050 Pro（Kirin 9050 Pro）芯片，该技术与Tau（τ）缩放定律相关，标志着这一定律从概念走向商用产品。

在10月13日举行的华为终端创新技术沟通会上，华为表示LogicFolding已在麒麟9050系列中首次实现商用。该方案并非简单堆叠多颗芯片，而是从设计之初就引入三维系统级设计，将逻辑电路分布在更合适的位置，并把多个裸片作为统一芯片进行协同设计。这一做法缩短了信号布线长度，提高了晶体管密度，并改善了性能与能效。