Cadence推AI超级智能体 芯片设计验证效率提升10倍

美国EDA巨头Cadence Design Systems正在扩展利用智能体AI（AI agent）的“AI超级智能体”，目标是实现从半导体设计到验证的一体化流程，让用户仅凭自然语言指令即可完成复杂芯片设计。在AI应用扩大、全球半导体设计人员据称将短缺100万人的背景下，这一方案也被视为应对人才短缺的对策。

日本Cadence Design Systems与Innotech在东京举办了时隔三年的“CadenceLIVE Japan 2026”活动，为推进“智能系统设计”事业战略，展示了最新的智能体工具。美国Cadence副总裁Vinod Kariat在会上强调“Design for AI & AI for Design”的重要性：既要借助AI提升半导体设计效率，也要不断提升AI本身所需的推理与学习能力。

Cadence的产品以EDA为核心，构成三层结构：底层为EDA，中间层为系统设计与分析，顶层为执行数字设计等任务的AI。此前公司已引入机器学习，而在大语言模型（LLM）出现后，则重点扩充面向物理设计等领域的智能体AI工具“AI超级智能体”。与生成式AI不同，智能体AI具备自主性，能组合多种工具进行仿真并理解设计进展，还能通过自我学习避免重复犯错。

AI超级智能体的代表性工具“ChipStack”首次实现了硅芯片设计验证的自动化，在RTL（寄存器传输级）设计、调试及自动修正问题等环节，可达到以往10倍的生产效率。此外，用于RTL优化的“InnoStack”、支持定制设计与模拟设计的“ViraStack”也已推出；针对用户需求日益增长的后端工程，最新发布了“AURA Stack”，可支持印刷电路板（PCB）和先进封装的布局以及多物理场分析。组合这些工具，能够对芯片、chiplet、封装、PCB等进行整体功耗与热分析，不仅缩短设计时间，还能在制造前发现潜在问题。

借助智能体AI，过去由技术人员编写命令的设计流程被优化为自然语言操作。工具可读取语音、图像和PDF数据，自动规划步骤、生成脚本并执行；若验证中发现bug，还会指出问题并提出改进方案。不过，要发挥高级功能，无论是云端还是本地部署，都必须具备庞大的计算资源。在GPU和内存紧缺的情况下，如何分配计算资源仍需由人来判断。

日本Cadence社长金子敏文表示：“到2030年，设计人员将能熟练运用多个AI智能体。从工艺微细化转向系统层面，集成流程变得重要，日本的优势将得到发挥。”