华为麒麟2026晶体管密度提升55%，NPU功耗降66%

华为近日发布新的数据，为其芯片缩放路径提供支持，表明更高的晶体管密度并不一定以更高功耗为代价。据《环球时报》（Global Times）报道，华为半导体业务负责人何庭波发表了一篇关于Tau（τ）缩放定律的论文，其中披露了Kirin 2026（麒麟 2026）芯片的实测数据：晶体管密度提升约55%，而多个关键计算单元在可比性能下的功耗反而下降。

这篇题为《华为的τ芯片本应融化吗？》（Huawei’s τ Chip Was Supposed to Melt?）的论文，由何庭波近期上传至中国科学院运营的预印本平台ChinaXiv。论文旨在回应业界担忧——通过折叠工艺急剧提高晶体管密度是否会推高功率密度，导致芯片过热。科创板日报（STAR Market Daily）指出，Kirin 2026实测数据显示，在相同性能水平下，神经处理单元（NPU）功耗降低66%、图形处理器（GPU）功耗降低58%、CPU性能核心功耗降低41%。其中NPU表现尤为突出：在保持29 TOPS算力的同时，工作频率降低了63%，工作电压由0.85V降至0.55V，功率密度下降73%。

LogicFolding通过减少数据移动降低能耗

论文指出，芯片的相当一部分能耗来自数据移动，而非计算本身。科创板日报文章称，数据移动占SoC模块总能耗的80%以上。Kirin芯片正是通过减少数据移动来减轻这一负担。

LogicFolding（逻辑折叠）技术的思路是将芯片内部较长的水平互连转变为堆叠层之间较短的垂直连接，从而显著缩短信号路径，降低互连电容和能耗。EE Times China指出，实测显示，典型核心布线长度可减少20%，一些关键路径甚至缩短70%。Kirin 2026采用1.5微米混合键合间距，拥有约5000万个垂直互连，其中10%–15%用于信号传输。

论文同时透露了未来几代芯片的进一步缩放计划。Kirin 2027测试芯片已经将混合键合间距缩小到1微米，垂直互连数量超过1亿个。EE Times China补充说，华为计划在未来三年将混合键合间距进一步缩小至720纳米，垂直互连数量增至超过2亿个。

LogicFolding仍面临关键工程挑战

不过，折叠并非终极解决方案，仍需要持续的系统级工程优化与迭代。何庭波强调，Tau是时间缩放定律，而非能量缩放定律。如果设计者把所有因密度提升而节省的时间都用于提高时钟频率，功耗反而可能增加。科创板日报还指出，当前仍存在多项主要工程挑战，包括混合键合间距、晶圆翘曲、对准精度以及EDA工具适配，未来三到五年需要在这些领域投入更多工作。

Kirin 2026预计将搭载于华为Mate 90旗舰系列和第二代三折叠智能手机Mate XT 2，两款产品均计划在9月亮相。据《工商时报》（Commercial Times）报道，Mate 90已于8月31日开启预购，预计从9月7日起正式发布。