台积电与阿斯麦启动高NA EUV 12英寸掩模版联合开发

9月8日，台积电（TSMC）与阿斯麦（ASML）宣布，双方已启动一项联合开发计划，旨在将高NA EUV（High-NA EUV，高数值孔径极紫外光刻）工艺所用的光掩模版（photomask）从现行的6英寸尺寸扩大至6×12英寸，即12英寸掩模版。该计划于9月7日在SPIE Photomask Technology + Extreme Ultraviolet Lithography 2026（SPIE 2026）大会开幕前启动；SPIE 2026是国际光学工程学会（SPIE）主办的半导体相关技术国际会议，举办地点在美国加利福尼亚州蒙特雷。有意采用高NA EUV的半导体制造商，以及以光掩模版为主的供应链主要厂商，也对参与该计划表现出兴趣。

12英寸掩模版消除拼接限制

高NA EUV将投影光学系统的数值孔径（NA）从传统EUV（极紫外）光刻机的0.33提高到0.55，从而能够形成更精细的电路图案。但由于高NA EUV单次曝光区域比传统EUV光刻设备更小，若继续使用现行6英寸掩模版制作大面积电路图案，需要采用拼接（stitching）方式连接两个曝光区域。改用12英寸掩模版后，单片掩模版可处理的图案区域得以扩大，可以消除使用两片6英寸掩模版时的拼接制约。ASML与台积电表示，这将有助于提升光刻设备生产率、简化制造流程，从而降低未来先进半导体的制造成本。

按照规划，高NA EUV导入初期仍采用6英寸掩模版，待相关制造设备和供应链准备就绪后，再切换到12英寸掩模版。

2031年建成12英寸掩模版试产线

联合开发计划的目标是：到2031年建成12英寸掩模版试产线（pilot line），到2033年使采用12英寸掩模版的高NA EUV光刻系统达到可以导入先进制程量产的状态。

12英寸掩模版的实用化，不仅需要光刻设备支持，还要求掩模基板（mask blanks）、图形写入、检测、缺陷修复、清洗、保管、搬运等从掩模制造到晶圆厂应用的全链条生态系统同步适配新尺寸。晶圆厂也需要相应调整掩模版存放容器、自动搬运系统以及与光刻设备的交接机构。EDA（电子设计自动化）领域同样需要建立以12英寸掩模版曝光区域为前提的布局规划、掩模数据生成与验证等设计流程。台积电与ASML将邀请半导体制造商、掩模制造商、设备制造商、EDA厂商、材料厂商等参与，以跨行业协作方式完善相关标准、制造基础设施和关联技术。

台积电2030年起量产导入高NA EUV

台积电自身计划从2030年开始，在先进制程量产中导入ASML的高NA EUV技术。初期将沿用6英寸掩模版，借助现有掩模制造与搬运基础设施先行启动高NA EUV；待大尺寸掩模版的应用环境成熟后，再逐步切换，以进一步提高光刻设备的生产率和成本效率。

随着AI应用扩大，半导体行业对更高性能的需求持续上升；为了实现更先进的制程微缩，晶体管结构也在不断复杂化。台积电预计，先进工艺节点推进过程中，需要由高NA EUV负责曝光的掩模层数将同步增加。高NA EUV应用范围扩大后，掩模版尺寸以及是否使用拼接对光刻环节生产效率和制造成本的影响会更明显。因此，台积电着眼于2030年导入高NA EUV后的先进工艺，希望提前为12英寸掩模版建好量产基础。

Intel仍以6英寸掩模版推进量产

在高NA EUV领域，Intel Foundry（英特尔代工）已经将相关技术用于Intel 18A的部分工艺层，并透露覆盖设备认证、研发、量产等环节的累计加工晶圆数量已超过100万片。Intel Foundry目前同样使用6英寸掩模版，并以适配曝光区域的布局规划和拼接策略推进高NA EUV的早期应用；同时，该公司表示与ASML围绕大尺寸掩模版的合作已经持续超过三年。

台积电与ASML表示，将通过上述联合计划并与业界各公司携手，提高高NA EUV的生产效率，为未来先进半导体的成本降低与量产规模扩大奠定基础。