Intel与ASML发布高NA EUV量产进展：晶圆破百万片并推拼接技术

SPIE Photomask Technology + Extreme Ultraviolet Lithography 2026（SPIE 2026）将于9月8日至11日在美国加利福尼亚州蒙特雷举行。在大会开幕前夕，Intel Foundry与ASML于9月7日（美国时间）对外发布高NA EUV曝光技术的量产应用进展，以及面向未来更大规模部署的计划。

Intel Foundry表示，通过初期设备认证、测试、研发，以及Intel 18A制程部分层的量产，采用高NA EUV技术处理的晶圆累计已突破100万片。套刻精度、吞吐量和设备稼动率也均达到该公司预期水平。需要指出的是，该累计数字涵盖设备认证和研发阶段的晶圆，但依然表明高NA EUV正从研发用途走向量产环境的持续运行。

高NA EUV是一种将投影光学系统数值孔径（NA）从传统EUV光刻设备的0.33提高至0.55的曝光技术，可形成更精细的图形。在此之前，Intel Foundry已披露，在Intel 18A节点制造的Intel Core Ultra Series 3（开发代号：Panther Lake）部分产品的特定图层中，采用了高NA EUV。相关图层与ASML NXE平台（NA=0.33）形成的同等图层相比，可实现同等甚至更好的性能。

2024年，Intel Foundry率先在美国俄勒冈州希尔斯伯勒的研究基地部署ASML商用高NA EUV曝光装置TWINSCAN EXE:5000；此后完成量产装置认证和工艺开发，并于2026年开始交付在Intel 18A部分层应用高NA EUV的逻辑产品。

由于高NA EUV单次曝光区域小于传统EUV，要将该技术用于大尺寸芯片，就必须在有限的曝光区域内布置电路，并把多次曝光的图形精确连接。为此，Intel Foundry向客户提供适配高NA EUV可曝光区域的版图规划（floorplan），以及可将多个曝光区域高精度连接的掩膜拼接技术（reticle stitching），并配套提供相应的工艺设计套件（PDK）。客户通过上述方案，可以在沿用行业标准6英寸掩膜（6×6英寸）的前提下导入高NA EUV，同时不必全面改造现有掩膜制造和输送基础设施；若使用拼接技术，高NA EUV还能覆盖超过单一曝光区域的大型芯片。短期而言，Intel Foundry将同时为需要拼接和不需要拼接两种应用情境准备6英寸掩膜的高NA EUV量产环境。

在SPIE 2026上，Intel Foundry与ASML将联合介绍基于6英寸掩膜的高NA EUV拼接技术。9月8日，ASML的Jan van Schoot将发表题为“Scanner and mask requirements to support half field stitching”的演讲，说明半场曝光（half field）拼接对曝光装置和掩膜的要求；Intel Foundry的Kimberly Pierce则将发表“High-NA EUV: stitching for manufacturing”的演讲，介绍将拼接用于量产的技术细节和验证结果。两家公司将结合设备、掩膜、工艺和设计环境推进量产支持，使客户在不更换现行掩膜标准的情况下，享受高NA EUV带来的微缩优势。

Intel Foundry同时强调，在推进6英寸掩膜应用落地之外，公司还在面向未来高NA EUV应用扩大，进行6×12英寸大尺寸光掩膜的开发。过去三年多来，Intel Foundry与ASML以及光掩膜厂商、自动化设备供应商、EDA厂商、材料供应商和半导体制造商紧密协作，持续完善大尺寸掩膜所需的规格、制造基础设施和相关技术。

6×12英寸掩膜的实用化需要在掩膜基板、图形描绘、检测、缺陷修复、清洗、保管、输送等环节，以及从光掩膜制造到晶圆厂使用的整个供应链进行对应调整。EDA环境也需要提供支持大尺寸掩膜的版图规划和掩膜数据生成等设计流程。

因此，Intel Foundry与ASML采取分阶段推进策略：短期内以6英寸掩膜和拼接技术支持客户导入高NA EUV；中长期逐步转向6×12英寸掩膜。面向AI加速器这类大型、高密度芯片的需求，Intel Foundry计划将量产环境中获得的数据反馈至设备参数设置、稼动率和制造流程的改善中，并持续完善包括掩膜在内的生态系统，从而推动Intel Foundry客户更广泛地采用高NA EUV技术。