新加坡国立大学开发原子级非晶碳绝缘薄膜，可突破芯片互连瓶颈

新加坡国立大学（NUS）设计与工程学院材料科学与工程系教授、同时兼任理学院物理系教授的Barbaros Oezyilmaz团队，开发出一种原子级厚度的非晶碳绝缘薄膜。在厚度低至0.8纳米时，该膜仍能将介电常数（k值）维持在1.35，并耐受强电场、阻挡铜离子迁移。研究成果已于2026年8月18日刊发于《自然·电子学》（Nature Electronics）。

随着微芯片内晶体管持续微缩，连接晶体管的金属布线正在成为阻碍芯片速度与能效提升的“拦路虎”。导线越细电阻越大，导线间距越小相邻信号干扰越强。这些问题会拖慢数据传输并推高能耗，形成业界所称的“互连瓶颈”，在数据吞吐量庞大的人工智能处理器中尤为突出。

“这是困扰材料界超过20年的瓶颈：晶体管技术已发生翻天覆地的变化，但基础铜互连平台几乎原封不动，目前已成为把进一步微缩转化为实际性能和节能收益的主要障碍之一。”Oezyilmaz教授说。

现有芯片设计需要使用不同材料分别完成两道工序：包裹铜线进行绝缘，以及阻挡铜向周围绝缘层扩散。如果把两种功能整合进同一层薄膜，可以为更宽的铜线留出空间；更宽的铜线电阻更低，有助于加快数据传输并降低能耗。

互连：微芯片的“神经系统”

正如神经网络在脑区之间传递生物信号，互连——这些主要由铜构成的微观导线——让数据在芯片各个模块间来回传输。为了抑制紧密排列的信号线之间的串扰，每条铜线都需要用名为“介电层”的绝缘材料与邻居隔开。k值衡量材料对电场的响应程度，k值越低，相邻信号之间的非预期相互作用就越弱。行业路线图要求，当互连间距缩小到10纳米以下时，k值应低于2。

许多低k材料依靠内部孔隙降低k值，但孔隙也会削弱材料强度，使极薄薄膜难以制备；致密材料则往往k值偏高。NUS团队合成的碳膜属于非晶结构，原子没有规则、重复的排列。该膜在0.8至2.7纳米厚度范围内k值始终接近1.35，即使厚度不到1纳米，也远低于行业目标。

“碳的多种形态都能导电，乍看起来不太可能被选作绝缘体。”论文共同第一作者、NUS设计与工程学院材料科学与工程系及先进二维材料中心（CA2DM）的Toh Chee Tat博士表示，“我们的薄膜中原子随机排列，这种无序状态限制了电子对电场的自由响应，因此即便薄膜极薄，k值也能维持得很低。”

一石二鸟：绝缘与阻挡合二为一

低k值只解决了问题的一半。随着时间推移，铜会从导线迁移到周围绝缘层，并在那里形成非预期的导电路径，最终导致器件失效。芯片制造商因此还要额外添加一层通常由氮化钽制成的阻挡层来锁住铜，但这层阻挡层会挤占本可用于铜线的有限空间。

在加速测试中，仅0.8纳米厚的碳膜即可阻止铜离子穿透；在典型工作电场下，其预测失效时间超过业界10年使用寿命的基准，并比氮化钽的相应预测值高出100倍以上。“该薄膜在同一层中同时提供低k绝缘和铜阻挡功能。”论文共同第一作者、NUS物理系高级研究员兼CA2DM研究人员Artem Grebenko博士说，“在这种微小尺度下，每一纳米中的零头都至关重要，把两种功能合并起来可为铜线本体争取更多空间。”

此外，该碳膜在失去绝缘性能前可承受每厘米28至31兆伏的电场，约为非晶氮化硼报告值的4倍。团队制备的至少1.4纳米厚的其他薄膜，其漏电流也低于低功率晶体管运行所引用的限值；测得硬度约为100吉帕，至少是二氧化硅的10倍。

迈向芯片制造

研究团队采用化学气相沉积（CVD）制备碳膜：让气体在反应表面发生反应，形成固态薄膜。工艺温度低于300摄氏度，可直接沉积在二氧化硅、铜和钴表面，并在四英寸晶圆以及图案化结构的侧壁和拐角处均实现了均匀生长。

这项成果建立在团队2020年发表于《自然》杂志的稳定自支撑单层非晶碳工作之上，同时也是新加坡国家研究基金会（NRF）竞争性研究计划支持下更大项目的一部分。团队还开发并保护了由此研究产生的知识产权，目前正将该材料从实验室测试推向半导体制造。2026年4月，新加坡国立大学与台积电（TSMC）启动正式研究合作，评估该材料用于超低k绝缘和芯片制造的前景；三个月后，团队开始执行国家研究基金会中央缺口基金（Central Gap Fund）项目，以扩大其低温、紫外辅助沉积工艺的规模，并解决集成、可靠性和可制造性问题。

“我们的下一项任务是把这些性能带到产业相关晶圆上，弄清这种薄膜如何融入现有芯片制造流程。”Oezyilmaz教授补充道，“借助中央缺口基金项目以及和台积电的合作，我们将测试其长期可靠性、规模化一致性以及与现有制造标准的兼容性。”