AMD详解Zen 6/6c核心架构：Op Cache扩容、ROB增至640
2026年7月，AMD在“Advancing AI”活动上披露了第六代EPYC的部分信息；当时虽然有不少新内容，但核心内部结构和L3缓存的组织方式仍未公开。11月10日（当地时间），AMD在技术活动“AMD in Depth 2026”上进一步揭晓了相关细节。由于内容很多，将分篇报道，本文聚焦Zen 6/6c核心的内部结构。
CCD采用12/32核配置，Zen 6与Zen 6c架构共通
过去，“c Variant”（即Zen 4c/Zen 5c）被视为Normal（Zen 4/Zen 5）的子集：通过High Density Library缩小核心面积，并把每核L3容量从4MB削减到2MB，从而集成更多核心。到了Zen 6世代，Zen 6与Zen 6c的L3统一为每核4MB。实现方式后文再说；在架构层面，两者共通，差异只在物理实现，包括所用库和L3放置位置。
前端：Op Cache与分支预测强化
从整体流水线看，与Zen 5相比，Decode宽度以及ALU/AGU数量基本未变，但设计目标显然是提升执行效率。前端以及L1/L2“基本”沿用Zen 5，不过Op Cache的组织方式有变化：Zen 5的表述是“6K Inst/Fused Inst、6-wide×2”，Zen 6则变为“6.75K Ops、9-Wide”。也就是说，过去6K指的是x86指令或融合后的x86指令派生型；Zen 6中，6.75K应指转换后的Micro Op（包括融合完成后的形式），并且为9-wide×2，理论上可向Dispatch提供最高18 Op/cycle的带宽。Dispatch本身仍为8-wide。Zen 5世代Op Cache已能以12 Op/cycle向Dispatch供应Micro Op，但看来仍不够。分支预测方面也有加强：Branch Prediction Queue扩大、Return Address Stack扩大、Branch Prediction Table优化。
Decoder支持2个Thread并非Zen 6才开始，而是从Zen 5起。其结构与Intel Tremont、Lion Cove类似。第六代EPYC白皮书用约一页说明SMT优势，其中写道：“SMT对代理型AI沙箱环境尤为重要，在此类环境中，大量轻量且部分独立的任务围绕模型推理路径并发执行。这些任务包括工具调用、代码解释器、检索代理、策略检查、可观测性服务、API请求、仿真工作负载以及短生命周期微服务。”（SMT is particularly relevant to agentic AI sandbox environments where numerous lightweight and partially independent tasks execute concurrently around the model inference path. Those tasks include tool invocations, code interpreters, retrieval agents, policy checks, observability services, API requests, simulation workloads and short-lived microservices.）
x86首次引入SMT是Intel Hyper Threading，当时最大卖点是同一进程空间的两个以上线程可高效处理。但上述任务属于不同进程空间、不同程序的线程在同一核心同时执行。AMD判断，面向这类用途，把Fetch→Decode路径分开可提升总体效率，因此Zen 5起采用两套Fetch/Decode，并让分支预测也按线程分别进行；Zen 6延续了这一路线。
调度器与执行单元：ROB、寄存器明显扩容
调度器和执行单元改动很大。Zen 5采用ALU Scheduler与AGU Scheduler；Zen 6把12个执行单元分为6组（ALU+AGU共4组、ALU+Branch共2组），每组配置Scheduler。AMD未解释原因，但容量变化明显：Zen 5的ALU为88 entry、AGU为56 entry；Zen 6的ALU+AGU为96 entry、仅ALU为48 entry，因此面向ALU的Scheduler合计144 entry，Scheduler总容量大幅增加。寄存器也从240 entry增至352 entry，增幅接近五成，处于On-the-Fly状态的指令数量随之增加。ROB从448 entry扩大到640 entry。
执行单元数量本身没有增加，因此理论峰值性能Zen 5与Zen 6并无差异；这些改动主要是为了提高实际性能。
FPU也有调整。FPU侧Scheduler从32 entry×3增至60 entry×3。Vector Register仍为384 entry，可能Zen 5时已足够。FPU执行单元数量未变，但内部结构有改动：完整支持AVX512 FP16、实现BMM、提升VNNI-INT8性能等，针对新指令做了细化；峰值性能本身与Zen 5相同。
Load/Store与缓存：局部扩充，物理结构可能不同
Load/Store单元结构较Zen 5没有大改，DTLB的entry数量和限制未变，但In-Flight Window数量增加，部分Queue尺寸扩大。Zen 4→Zen 5因AVX512吞吐翻倍，Load/Store单元曾大幅强化；Zen 5→Zen 6吞吐未变，因此大改的必要性不高。不过Load仍有小改良：Zen 5最多2 Load/cycle，Zen 6在512bit下为2 Load/cycle，在256bit下可达到4 Load/cycle。
缓存方面，从逻辑结构看与Zen 5相近。以Zen 6c为例，32核配置对应128MB L3。L3 to Memory为1280 outstanding misses；4MB块有32个，折算每块48。Zen 5为8个4MB块、320 in-flight misses，折算每块40；也就是说in-flight misses略有增加，其他变化不大。逻辑规格虽未大改，物理结构应已有相当差异。
性能与新指令
Zen 6世代CCX扩展明显。新指令方面，EAG（x86 Ecosystem Advisory Group）标准化的AVX10.1完整支持、ChkTag、ACE（The AI Compute Extensions）尚未实现，预计要到Zen 7以后。FRED因Intel较早公开规格，已在Zen 6世代实现。内部缓冲entry数也有调整，ROB达到640，RAS（Return Address Stack）深度为64。
系统级性能比较将另文介绍；AMD称平均性能改善为20%～31%。这一数字可能包含工作频率提升，因此按IPC衡量预计为百分之十几（10%台）的提升。
最后是3D V-Cache。面向HPC的EPYC 9006X SP7将提供96核、1152MB L3。其核心基于Zen 6，按额定配置合计384MB L3，因此差额768MB由3D V-Cache提供。Zen 5世代是把3D V-Cache die放在CPU die下方；而公开结构显示，3D V-Cache又出现在CPU die上方，这一点令人意外，可能是TSMC N2实现上存在问题。
