AMD Zen 6 EPYC规划：SP7/SP8与Verano

在“AMD in Depth 2026”活动上公布的信息显示，基于 Zen 6/Zen 6c 的 EPYC 共有 Venice SP7、Venice SP8、Venice-X 和 Verano（Verano LP）四类产品。它们并不按核心类型区分，Zen 6 与 Zen 6c 会混合使用。活动再次确认了“3 different IODs designed to cater to requirements”，即为满足不同需求设计了三种 IOD。

Venice SP7：主流计算平台

Venice SP7 是面向主流 SP7 平台的产品，Venice SP7 与 Venice-X 均属于这一平台。其 IOD 采用双 IOD 配置，每个 IOD 连接 4 个 CCD，两个 IOD 之间也相互连接。主要规格包括：

• 采用新的 76mm×80mm 封装。
• 提供 6 组 PCIe Gen6/CXL 3.1 x16，另有 PCIe Gen4 x8；其中 3 组 PCIe Gen6 可用作 64Gbps Gen5 Infinity Fabric。
• 支持 16 通道 DDR5 接口，RDIMM 最高 8GT/s，MRDIMM 最高 12.8GT/s。每通道限制 1 条 DIMM，但使用 512GB 3DS RDIMM 时单路最高可配 8TB 内存。
• TDP 最高 600W。
• 在双路配置中，128 Lane PCIe 属于可选方案。

Chiplet 方面，两个 IOD 之间设有连接 PHY，可协同工作；但资料中“Split IOD Design”的表述意味着，从技术上看单个 IOD 也有独立工作的可能，尽管是否有相应产品规划尚不确定。Die-to-Die 连接采用 EFB（Elevated Fanout Bridge），不同于台积电 CoWoS：它用硅基 Bridge 连接芯片，周围通过铜柱与封装基板相连，这一方式曾在 Instinct MI250 系列上使用。

从 AMD 提供的 Socket SP7 封装 CG 估算，若采用 CoWoS，中介层面积约为 50mm×38.5mm，超过 1800 平方毫米，CoWoS-S 能否实现已很勉强，现实中 CoWoS-L 更稳妥，但那需要把硅桥埋入有机封装基板。考虑到 CCD 与 IOD 之间的连接速度大概率不需要那么高，且不涉及 HBM，采用比 CoWoS-L 便宜得多的 EFB 更实际。示意图中 IOD 两侧的长条形结构可能是用于保持机械强度的 dummy silicon die。

内存配置最高可划分为 4 个 NUMA 分区，这一点与以往 EPYC 相同。值得关注的是 NSP1 模式下内存访问会跨 IOD，目前尚无法判断其延迟。即便在 NSP4 模式下，搭配 DDR5-8000 时每个 NSP 仍可利用 256sec 带宽，原文认为可能已足够。IOD 间连接带宽尚未公开，推测每 Lane 64Gbps，宽度若为 3 组 x32，则单向 6144Gbps；这高于 RDIMM-8000×8ch 的 4096Gbps，但略低于 MRDIMM-128000 的 6553.6Gbps，实际可能就在这一水平。

SP7 平台涵盖 Venice SP7 与 Venice-X。AMD 给出的核心数与 TDP 关系显示：面向 Agentic AI 等场景的 256 核产品将 TDP 控制在约 400W，频率相应降低，但效率最佳，每核约 1.2～2W；面向云计算的版本把 TDP 提高到 600W，每核约 1.7～3.5W，是保证吞吐量的更优选择。96 核、500/600W 的产品面向 HPC 与 Head Node，每核功耗达 5～10W 以上，属于性能优先、效率较低的范围。值得注意的是，这一范围还出现了“Desktop”字样。由于 Zen 6c 最高频率只能到 4.1GHz，无法覆盖该区间，因此必然采用 Zen 6 核心，这也间接确认下一代 Ryzen 基于 Zen 6。EPYC 9686F（96c）以 5.3GHz 运行、TDP 600W；96 核且 600W 的 SKU 仅此一款。

SP7 的 PCIe 通道在单路和双路下的配置也有差异。默认情况下，6 对 PCIe x16 中有一半用作 Socket 间 Infinity Fabric 连接：单路每 Socket 3 对，双路共 6 对，因此为 x96 Lane。双路配置还有可选方案：Socket 间互连使用 2 对 Infinity Fabric，剩余 2 组 x16 转为 PCIe，总计可达 x128 Lane。标准配置偏重 CPU 间带宽，I/O 强化配置则减少 CPU 间带宽，需按用途选择；若更重视 I/O，也可直接选择 Venice SP8，因此该选项定位略显微妙。

AMD 设想的用法取决于需要连接多少加速器。资料中的双路示例只使用 1 组 x16 连接 CPU0 与 CPU1，与前一页配置示例看似矛盾，具体原因不明。若连接 Instinct MI450X，则会将 4 组链路合并用于加速器连接，推测对应 Venice 连接 4 块 Instinct MI450 的配置。另有“Cabled PCIe”标注，因这些链路原本用于 CPU 间连接、I/O 侧未布线，可能需要通过线缆引出。

Venice SP8：I/O 密集型平台

Venice SP8 面向 I/O 密集型用途。与 SP7 相比主要区别如下：

• 封装尺寸为 62.5mm×80mm。
• 内存降至每个 IOD 4 通道、总计 8 通道，但支持每通道 2 条 DIMM，因此最大内存容量与 Venice SP7 相同。
• 每个 IOD 提供 x64 PCIe Lane，单路最高 x128 Lane。双路时 Socket 间 Infinity Fabric 仅用 2 组链路，每路剩余 x96 Lane，双路合计 x192 Lane。
• TDP 最高 400W。
• 支持 8 个 Zen 6 CCD，但 Zen 6c 仅支持 4 个 CCD。由于内存只有 SP7 的一半，盲目增加核心数可能受限于内存带宽。

有观点认为，Venice SP8 可能是 Zen 6 世代 Threadripper 的理想配置。总体看，SP7 适合 Compute Intensive 用途，SP8 适合 I/O Intensive 用途。两者在内存布线和 PCIe 布线上不兼容，因此 AMD 可能特意将其区分为 SP8。

Verano：2027 年下半年登场

Verano 是 CPU 部分的最后一款，产品计划 2027 年下半年推出，目前细节尚未公布，SKU 列表不明确，封装信息也未公开。已知的 Chiplet 配置信息包括：

• 内存控制器 Die（MCD）成为独立 Chiplet，每个 IOD 连接 2 个 6 通道 LPDDR5X 接口 Chiplet。
• 每个 IOD 最多连接 3 个 CCD，因此 Zen 6c 版本最高 192 核，Zen 6 版本最高 72 核。频率设定较高：Zen 6 最高 5.3GHz，Zen 6c 有 4.1GHz 的 SKU，TDP 为 500W。
• 封装名称为 SB1。

CCD 只能连接 3 个，可能是因为剩余区域需要放置 MCD 接口。另一个疑点是，早前发布时称将支持最高 112Gbps xGMI，而此次资料中变为最高 64Gbps；是已无 112Gbps 连接需求、遇到技术问题放弃，还是其他原因，尚不清楚。